![Cadence Concept-HDL & Allegro原理图与电路板设计(第2版)](https://wfqqreader-1252317822.image.myqcloud.com/cover/602/39479602/b_39479602.jpg)
上QQ阅读APP看本书,新人免费读10天
设备和账号都新为新人
3.7 运行规则检验(Rules Checker)
本节使用检验程序来检查原理图中的错误。
(1)在项目管理器窗口,选择Tools→Rules Checker,如图3-7-1所示,打开Rules Checker对话框。
(2)选择loading_io_checks.rle规则设置,检查网络的输入和输出引脚。如果有下列情况会报错:没有输出或者双向引脚;没有输入或者双向引脚;仅有一个双向引脚。
(3)选择net_name_checks.rle规则设置并单击Run按钮,如图3-7-2所示,布图规则检验报告会给出设计中的错误。单击OK按钮关闭错误提示窗口。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt003_93.jpg?sign=1739302920-Bp8R3xs0xCS4hQparQf7QzxGvOrRWkMt-0-a8a232474d831ce020f2d7157ed22bd8)
图3-7-1 菜单栏
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt003_94.jpg?sign=1739302920-olJuvLetCNjnNV5hUnzpWo2DGP8oesyX-0-76749105c975b60a834fb7562a154825)
图3-7-2 设置检验规则
(4)查看报告,单击View Files,选择cp.msg文件并单击OK按钮,可以看到所有在设计中的网络都缺少输出引脚。这些问题将在后续内容中解决。
(5)退出报告,在布图规则检验窗口,选择File→Exit。