![Cadence Concept-HDL & Allegro原理图与电路板设计(第2版)](https://wfqqreader-1252317822.image.myqcloud.com/cover/602/39479602/b_39479602.jpg)
4.4 DATA设计的创建
1.DATA原理图的创建
(1)在项目管理器窗口,单击Design Entry,DATA设计的页面被打开。
(2)选择File→Save,然后再选择Text→Update Sheet Variables。
(3)放大右下角的区域,在标题栏显示设计和设计者的名字,如图4-4-1所示。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_26.jpg?sign=1738867978-dehkW9p7WysyAra9F1Sscm6B4hkVKRmd-0-528d301188699ae8bc8b5c796132b2ec)
图4-4-1 标题栏
(4)Page选框显示1 OF 1。
(5)选择View→Zoom Fit。
(6)除非特别指定,一般从classlib库添加元件。要从每个元件列表中选择打包模式。选择ACT574,RES,CAP(极性),GND。
注意
RES元件有水平和垂直两种放置方式;极性CAP有4种放置方式。添加这些元件时,打开鼠标右键快捷菜单选择合适的放置方式。
2.添加DAAMP模块
(1)在Component Browser对话框,选择daamp_module_lib库并在cells下选择daamp,单击Add按钮,如图4-4-2所示。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_27.jpg?sign=1738867978-VLofMFZ8mX9n1WS5PjnHt8q0bDENDc3t-0-10f93e875eab3bb333da619133c78300)
图4-4-2 设置Component Browser对话框
(2)参考原理图B,添加两个daamp元件。
(3)添加如原理图B所示的导线。确保总线VD<7..0>和电阻连接上。
(4)标记网络中除连接ACT574元件的所有总线。如原理图B所示配置总线编号。
3.总线分支的命名
(1)放大ACT574元件,选择Wire→Bus Name。
(2)打开Bus Name对话框,在Bus Name区域输入VD,如图4-4-3所示。
(3)MSB区域设置为7,单击OK按钮。
(4)双击定义一列和总线VD<7..0>相连的支线,移动鼠标从最底端的导线开始画,如图4-4-4所示。导线被自动命名,如图4-4-5所示。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_28.jpg?sign=1738867978-OlOEzpQRW6IR27NznqSb0ATWwrHMiNTz-0-f1251c0613d3148c23429affdd8a3619)
图4-4-3 Bus Name对话框
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_29.jpg?sign=1738867978-rt3XUEm32qhSeZbNpsh8lbI9ofqHeZzf-0-1242ab823a0324436634ca8458b8c151)
图4-4-4 从最底端的导线开始画
注意
用这种方法同样可以给导线命名。从连通性的角度看,这些信号的名字是可选的。要确保为支线命名的名字和总线的名字不重复。如果重复,总线可以优先使用这个名字。
(5)使用Wire→Bus Name指令标记该页其他导线的名字,如图4-4-6所示。保存设计。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_30.jpg?sign=1738867978-uhyAvQKSYe59rkru9GV6E3Zd9qyhUsK0-0-eb3f39c57e08aead4addc8274b48d91b)
图4-4-5 自动命名导线
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_31.jpg?sign=1738867978-Bq1Mr1xHyB0ZckUMjGHT7xkmXfJaQRnd-0-cd207c16211d870b588def557c864a04)
图4-4-6 菜单栏
4.为DATA原理图添加端口
(1)从standard库中选择4个inport和2个outport信号源并添加,如图4-4-7所示。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_32.jpg?sign=1738867978-ARXkdC3w9PACzHJJ2SapQ02dFY3yNACh-0-3498ea320b5ca597bb964075f25486f2)
图4-4-7 添加信号源
(2)保存设计。
5.创建DATA模块
(1)选择Tools→Generate View指令制作模块,如图4-4-8所示。
(2)使用File→Open指令打开DATA方框图,如图4-4-9所示。
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_33.jpg?sign=1738867978-9olgtfkIWjMRsgtXQAtsgAIQCscDgzna-0-609df2aecf0a128bdf13892490a04c42)
图4-4-8 菜单栏
![img](https://epubservercos.yuewen.com/6F8173/20637464001304506/epubprivate/OEBPS/Images/txt004_34.jpg?sign=1738867978-al8tzhz1lm8X1AMgRynJesLYYNtxNgzM-0-588d620cf1294957611e498ac872da01)
图4-4-9 打开DATA
(3)移动引脚以便和DATA方框图匹配。保存方框图并退出Design Entry HDL。